Couverture ElectroniqueS n°127

La conception au niveau système des circuits (ou ESL, Electronic system level) est à un moment charnière de son développement. Adoptée d'ores et déjà par les grandes compagnies de semiconducteurs, cette approche devrait désormais se répandre largement grâce à l'émergence de standards et d'outils de plus en plus matures. Face à l'explosion de la complexité des circuits à concevoir et à la croissance exponentielle des données à traiter au niveau RTL, avec les temps de simulation qui en découlent, de plus en plus d'équipes de conception cherchent à élever le niveau d'abstraction du design de leur circuit. C'est particulièrement crucial pour les SoC (System on chip) dans lesquels on trouve rassemblés sur un seul circuit plusieurs c&oelig;urs de processeurs, de nombreux blocs IP d'origines diverses, une technologie de bus de communication… et pour lesquels le travail de conception n'est plus envisageable au seul niveau RTL. En effet, sur ces circuits, l'importance du logiciel embarqué est primordiale car le matériel n'a aucun sens sans le logiciel qui l'accompagne et qui, bien souvent, devient le facteur différenciateur entre concurrents. Une récente étude de la société de marché International Business Strategies auprès d'ingénieurs de conception SoC montrait par exemple que pour des technologies à 250 nm, le développement du logiciel représentait 35 % de l'effort global du design, un chiffre qui grimpe à 55 % pour les circuits en 90 nm. Le même rapport mentionnait que, pour un circuit de 80 millions portes en 90 nm, le coût de développement du logiciel peut dépasser les 30 M$. Or, si l'on souhaite tenir des délais de conception de plus en plus serrés, il devient périlleux d'attendre la mise à disposition d'un prototype matériel du circuit pour démarrer les développements logiciels. D'où l'idée de remonter d'un niveau d'abstraction la conception et de travailler au niveau transactionnel appelé couramment TLM (Transaction level modeling). Ce type d'approche consiste à modéliser uniquement les échanges d'informations entre différents modules qui, souvent, représentent les différents blocs IP du SoC (figure 1). A ce niveau d'abstraction, le circuit est représenté par une plate-forme logicielle au sein de laquelle ces modules communiquent entre eux via des modèles d'interconnexion. Un modèle TLM travaille donc uniquement sur des appels de fonctions et des transferts de paquets de données. L'idée est de représenter au plus près l'intention du concepteur quant au comportement global du circuit, sans rentrer dans les détails de la description des signaux réalisée au niveau RTL. Il existe de nombreuses variantes dans le niveau d'abstraction choisi. Néanmoins, on peut distinguer deux grands types de modèles TLM. Le premier, appelé « Programmer view » (PV), est une représentation purement fonctionnelle du circuit sans référence à aucune notion temporelle. A ce niveau, le modèle contient toutes les informations nécessaires (et pas plus) pour que les équipes de développement logiciel puissent travailler, c'est-à-dire faire tourner le logiciel embarqué final, système d'exploitation compris. Le second type, appelé « Programmer view + timing » (PVT), intègre des informations sur les délais (le timing) qui permettent notamment de travailler sur l'analyse des performances du circuit, sans trop pénaliser les temps de simulation. Les éditeurs innovent Ainsi, Forte Design Systems vient d'introduire sur la version 3.0 de son outil de synthèse de haut niveau, Cynthesizer, le support des modèles TLM écrits en SystemC. L'outil génère automatiquement du code RTL à partir d'une représentation au niveau TLM à laquelle on rajoute un bus spécifique, précis au niveau cycle, pour assurer l'interface avec l'implémentation. Mentor Graphics, lui, propose, avec son outil Catapult C, la génération automatique à partir d'un algorithme écrit en C/C++ d'un modèle en SystemC, ainsi que les transacteurs adaptés qui autorisent la synchronisation d'un code RTL avec un testbench écrit en C/C++ ou SystemC. En ce qui concerne la vérification, la jeune société américaine Calypto permet, avec sa solution Slec, de réaliser une analyse d'équivalence séquentielle entre un fichier écrit en SystemC et un modèle décrit au niveau RTL pour un même circuit (Electronique n° 161, p. 19). Une brique essentielle dans la constitution d'un flot ESL puisqu'elle fait le lien entre les deux niveaux d'abstraction. D'ailleurs, Forte Design et Mentor ont signé chacun un accord de partenariat avec Calypto pour intégrer son outil Slec à leurs solutions de synthèse respectives. Enfin, CoWare vient d'introduire avec SCML (SystemC modeling librairie) une librairie de classes C++, compatible avec la version 2.1 de SystemC et la spécification TLM 1.0 de l'OSCI, qui permet d'écrire des interfaces TLM réutilisables. L'annonce est importante, car cette technologie préfigure ce que va être la spécification TLM 2.0, en cours d'élaboration au sein de l'OSCI, dans laquelle CoWare est très impliqué et qui va véritablement marquer le départ d'une réelle interopérabilité entre blocs IP au niveau TLM. I. - Les avancées de la normalisation IEEE Langage SystemC 2.1 normalisé sous la référence IEEE 1666T-2005 (approuvé le 6/12/2005). OSCI (www.systemc.org) Achèvement de la standardisation du LRM (Language reference manuel) du SystemC. Transfert de la spécification TLM 1.0 auprès de l'IEEE. Groupe de travail sur la spécification TLM 2.0 (sortie prévue en 2007). Groupe de travail sur la librairie SCV 1.0 (SystemC Verification) pour la rendre compatible avec l'IEEE 1666. Groupe de travail sur la standardisation des interfaces pour les outils de synthèse (sortie prévue cette année). Consortium Spirit (www.spiritconsortium.com) Spirit 1.0 disponible. Groupe de travail pour le Spirit 2.0 pour avoir une vue au niveau TLM des blocs IP. II. - Vers une méthodologie de conception au niveau TLM Engagé depuis quelques années dans le développement de modèles au niveau TLM, STMicroelectronics a publié un ouvrage intitulé « Transaction level modeling with SystemC TLM concepts », qui rassemble son expérience acquise dans ce domaine. Ecrit sous la houlette de Frank Ghenassia, directeur du System Platform Group chez STMicroelectronics, il réunit au travers de sept chapitres les techniques de base de la modélisation en SystemC au niveau transaction. L'ouvrage aborde notamment les aspects vérification, développement logiciel sur une plate-forme TLM, débogage des transactions… Il offre une vue très complète de ce qu'est un développement au niveau TLM et pose les bases d'une méthodologie de développement d'un circuit à partir d'un modèle TLM.

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