Prototyper un Asic avec des FPGA sans modifier le code RTL

Le 15/04/2004 à 7:00 par La rédaction

Synopsys revient à la synthèse de FPGA pour le prototypage de circuits spécifiques avec un outil ne nécessitant pas de modifier le code RTL, ni de réécrire les contraintes.

Annoncé officieusement en avant-première lors de la manifestation Date à la mi-février, l’outil Design Compiler FPGA (DC FPGA) de l’Américain Synopsys est désormais disponible sur le

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