Active-HDL 8.1 d’Aldec

La version de ce simulateur à langages HDL mixtes pour FPGA s’enrichit du support des assertions et de la couverture fonctionnelle en SVA (SystemVerilog Assertions), PSL (Property Specification Language) et OVA (Open Vera Assertion).

Vitesse de simulation Verilog multipliée par 2,3 comparé aux versions précédentes
Support du langage VHDL 2008 (IEEE P1076-2008)

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