Active-HDL 6.2 d’Aldec

Cet environnement de développe- ment pour circuits spécifiques ou FPGA, qui intègre un outil de schématique, un générateur automatique de Testbench et un simulateur, fonctionne pour les conceptions en VHDL, Verilog ou mixtes.

Fenêtre d’exploration des flots de données du circuit simulé
Couverture de branche pour l’analyse statique du code VHDL ou

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