Simulateur VHDL/VERILOG/SYSTEM C

Le 28/10/2004 à 7:00 par La rédaction

Riviera 2004.8 d’Aldec

L’utilisation du langage System C dans ce logiciel de simulation HDL multilangage permet de créer un environnement de cosimulation au niveau système.

Lien direct entre les compilateurs HDL (VHDL, Verilog) et un compilateur C/C++
Création, compilation et cosimulation de modules écrits en System C
Développement de testsbench au niveau transactionnel lorsque les

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