Couverture ElectroniqueS n°127

Avec Simulink HDL Coder, The MathWorks entre sur le marché des outils de CAO au niveau système, en proposant la génération automatique de code RTL synthétisable à partir de son logiciel Simulink. En annonçant Simulink HDL Coder, un outil capable de générer du code en VHDL ou Verilog à partir d'un modèle décrit sous Simulink, The Math-Works fait un pas important vers les développeurs de circuits électroniques. Jusqu'à présent, la position de la société sur ce marché était singulière. En effet, les outils Matlab et Simulink de The MathWorks se sont imposés comme outils de référence au sein des équipes de conception de FPGA ou même d'Asic, notamment pour explorer, tester et simuler des algorithmes de traitement de signal. Cependant, une fois ces algorithmes validés, reste à gérer les étapes de leur transformation vers une implantation physique. Plusieurs solutions sont apparues sur le marché pour améliorer ce lien entre une description de haut niveau et un code VHDL synthétisable. Par exemple la société AccelChip, rachetée en 2006 par Xilinx, assure la transformation d'un programme écrit en langage « m » sous Matlab en un code RTL. Parallèlement, The MathWorks a conclu des accords de partenariat avec Altera et Xilinx afin d'intégrer, dans leurs environnements de développement de fonctions DSP respectifs – DSP Builder et Xtreme DSP –, un lien direct et automatisé de « mapping » de modèles Simulink sur leurs architectures. Dans le même temps, Synplicity, avec son outil Synplify DSP, propose à partir d'un modèle Simulink de générer du code RTL lui aussi synthétisable, avec en sus des fonctions d'optimisation grâce à la prise en compte d'un jeu de contraintes avancé (fonctions de folding, de retiming, de partage de ressources pour les données parallélisées en canaux…). The MathWorks lui-même fournissait déjà à partir de Matlab une solution de génération automatique de code VHDL ou Verilog, mais limitée uniquement à la programmation de filtres.Un code RTL génériqueAvec Simulink HDL Coder, The MathWorks généralise cette approche. Désormais il est possible, à partir des quelque 80 blocs de programmation génériques de Simulink pour la partie algorithmique, ainsi que du logiciel de programmation de machines à états finis Stateflow pour les logiques de contrôle, de générer automatiquement du code VHDL ou Verilog générique et synthétisable (1). L'outil fournit en fait une représentation au niveau RTL, précise au bit et au cycle près, d'un modèle Simulink en virgule fixe.Pour que l'outil délivre ce code, l'utilisateur doit paramétrer un fichier spécifique, le « control files », qui spécifie la manière dont l'algorithme doit être implanté. C'est un point clé dans ce processus de synthèse. En effet, il existe de nombreuses manières d'implanter physiquement un même modèle avec, suivant les contraintes et le savoir-faire des ingénieurs hardware, de grosses différences en termes de surface et de performance au niveau du circuit. Au sein de Simulink HDL Coder, le « control files » permet de choisir pour l'instant des structures linéaires, en arbre ou en cascade ainsi que des options spécifiques au VHDL et au Verilog (polarité, noms de ports, typage des signaux…). A noter que des scripts spécifiques pour l'outil de synthèse Synplify Pro de Synplicity et le simulateur ModelSim de Mentor Graphics sont aussi disponibles.Concernant le timing, Simulink HDL Coder a ses propres horloges liées aux fréquences de fonctionnement des algorithmes étudiés. Le produit assure ensuite la transformation de ces vitesses d'échantillonnage au sein d'un seul domaine d'horloge (2)Dans le même temps, l'outil délivre automatiquement un ensemble de vecteurs de tests écrits en Verilog ou en VHDL, le testbench, qui peut être lu par n'importe quel outil de simulation du marché. Enfin, Simulink HDL Coder fournit, lors de la génération du RTL, des fichiers d'identification qui assurent un lien entre les lignes de code et les éléments graphiques du modèle Simulink.Une des forces de la solution proposée par The MathWorks est qu'à partir d'un seul modèle de haut niveau, il est possible de générer soit du code C en direction de processeurs de type DSP (ce que fait l'outil depuis longtemps), soit du code VHDL ou Verilog en direction de FPGA ou d'Asic indépendamment du choix des cibles matérielles. De plus, le code RTL délivré est générique, il peut servir de modèle de référence, et il est facilement échangeable entre équipes et utilisable sur n'importe quel outil de simulation ou de synthèse du marché. Cette approche permet en outre de cosimuler avec Simulink des blocs IP préexistants, qui peuvent être ensuite réintégrés dans le code RTL généré (une fonction disponible grâce à un lien optionnel avec ModelSim de Mentor).Même si, pour le moment, la faiblesse de la solution réside dans les possibilités limitées d'optimisation du code RTL, l'arrivée de Simulink HDL Coder marque, à n'en pas douter, une étape importante pour The MathWorks dans sa volonté de jouer à l'avenir un rôle important dans le domaine de la CAO pour la conception au niveau système.Simulink HDL Coder est commercialisé à un prix de licence perpétuelle de 17 000 euros. Il nécessite pour fonctionner d'avoir en outre une licence de Simulink.(1) La génération de code VHDL ou Verilog à partir de programmes écrits sous Matlab est prévue dans un second temps.(2) On peut noter à ce propos que Simulink HDL Coder n'est pas directement concurrent des outils de synthèse algorithmiques comme Catapult C de Mentor, Cynthetizer de Forte Design ou encore DK Design Suite de Celoxica, car ces derniers partent d'une description en C ou SystemC sans notion de timing et proposent des choix d'implantation matérielle au niveau microarchitectures.

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