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Synthèse ESL

Le 05/04/2007 à 0:00 par La rédaction

Esterel Studio 5.4 d’Esterel Technologies

Cette version du logiciel de conception et de vérification de blocs IP matériels génère du VHDL/Verilog et du SystemC à partir des spécifications exécutables.

SystemC 5 à 10 fois plus rapide
Sorties RTL et SystemC
Sortie IP-XACT

Rens. : www.esterel-technologies.com

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