Synopsys met à portée de tous les ingénieurs de vérification, y compris ceux qui ne travaillent pas avec son simulateur, un environnement de génération automatique de testbenchs en SystemVerilog associé à des méthodes avancées de mesure de taux de couverture.

Face à la complexité croissante des circuits à plusieurs millions de portes, il devient illusoire

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