Couverture ElectroniqueS n°127

Face à l'évolution très rapide du marché des décodeurs de télévision numérique, les concepteurs de systèmes sur une puce doivent dépasser les organisations traditionnelles des bus de données reliant les blocs fonctionnels entre eux. De nouvelles architectures à base de microréseau, capables de supporter les échanges complexes entre blocs, sont nécessaires. Sonics explique ici comment les réaliser. Dans la plupart des applications de décodeur TV, les différents éléments de traitement présents, comme les c&oelig;urs de processeurs, les moteurs multimédias programmables (processeurs de type VLIW ou DSP) et les moteurs à fonctions fixes à pipelines (utilisés pour des opérations graphiques et vidéo comme le codage ou le décodage) génèrent de multiples flux de données concurrents nécessitant une large bande passante. Pour mieux comprendre la situation, il est intéressant d'analyser une conception de circuit de décodeur TV représentatif du niveau moyen d'intégration des principales fonctions mises en jeu. Dans ce type de système sur une puce, le nombre de passerelles ou d'interfaces de bus nécessaires pour interconnecter les divers blocs fonctionnels présents est élevé. Plusieurs problèmes découlent de cette approche. D'une part, la performance du système n'est pas évolutive en raison de la forte dépendance entre les c&oelig;urs de traitement des données et les bus (liaisons de données point à point et signaux de contrôle variés). En effet, les augmentations de fréquence et les modifications de pipeline, censées améliorer les performances, ne peuvent être réalisées sans une « reconception » de plusieurs blocs fonctionnels avec leur logique de couplage associée. D'autre part, ce lien étroit entre c&oelig;urs de traitement et bus de données impose une architecture difficilement réutilisable pour une famille de produits. Exemple, si la liaison d'un nouveau bloc à un bus nécessite la modification de ce dernier, alors tous les blocs qui sont reliés au bus devront aussi être modifiés. D'autres problèmes découlent de ce type d'architecture. Par exemple, les fréquences de fonctionnement des bus traditionnels sont fortement affectées par les distances qu'ils doivent parcourir. L'adjonction de nouveaux c&oelig;urs nécessite donc un effort important de conception finale pour maintenir les fréquences de bus nécessaires. Autre difficulté : bien que les architectures actuelles de contrôleurs mémoire varient par le nombre de ports physiques qu'elles mettent en &oelig;uvre, le nombre croissant de c&oelig;urs de traitement qui accèdent au contrôleur crée un phénomène de convergence des bus vers ce contrôleur, provoquant des problèmes importants de routage physique des pistes. Enfin, signalons que les mémoires SDram DDR, qui prédominent actuellement en raison de leur coût avantageux et de leur bande passante supérieure à celles des SDram standard, ne sont pas optimisées pour le type de transactions mémoire générées dans un décodeur TV. En effet, alors qu'avec la technologie DDR on conserve un débit élevé pour des salves étendues grâce à un espace d'adressage contigu, des salves courtes vers des adresses mémoire distantes, fréquentes dans les décodeurs, provoquent des temps de latence élevés qui ont un effet défavorable sur l'efficacité globale du sous-système mémoire. En utilisant les blocs de propriété intellectuelle de Sonics, il est possible de repenser l'architecture générale des SoC pour les décodeurs en intégrant sur le circuit un microréseau de communication. Tous les c&oelig;urs de haute performance faisant un appel intensif à la mémoire sont alors placés sur une structure d'interconnexion spécifique, appelée Silicon Backplane III ou SBIII (figure 1). Cette architecture rassemble les multiples bus et passerelles de l'architecture traditionnelle dans deux composants d'interconnexion, fournis sous forme de blocs de propriété intellectuelle et optimisés chacun pour un profil particulier de transaction de données. Définir le scénario le plus défavorable Pour déterminer la bande passante maximale nécessaire et d'autres paramètres de performance de la technologie d'interconnexion (du composant MemMax et du sous-système mémoire externe), il faut définir un scénario dans le cas le plus défavorable qui, pendant la simulation, génère une fenêtre de la demande crête de ressources système. Pour un décodeur TV avancé de nouvelle génération, l'exemple d'un tel scénario peut être défini lorsque le système affiche deux canaux TVHD (un sur chacun des téléviseurs séparés), tandis qu'une troisième fenêtre graphique est utilisée pour la navigation sur le Web, une incrustation à l'écran ou l'accès à un contenu interactif associé à l'un des canaux de TVHD. Des flux de données simultanés supplémentaires sont alors générés car l'un des canaux HD est enregistré sur le disque pour les fonctions « pause » et « lecture différée ». Ce canal peut aussi être utilisé par divers périphériques accédant au décodeur (figure 2). Le but de cette simulation est de vérifier que le système peut supporter les demandes crête de bande passante dans le cas le plus défavorable, lors du décodage de deux flux Mpeg-2 HD simultanés, en plus des autres demandes de débit constant comprises dans le scénario d'application précédemment défini. Ceci tout en atteignant l'objectif d'une utilisation totale de la bande passante du microréseau principal (le SBIII) et du sous-système DDR (comprenant le MemMax) d'au moins 70 % (tableau ci-dessus et figure 3). Des flux à débit constant ont été utilisés comme stimuli de simulation. Des séquences de trafic de données ont été conçues pour être cohérentes avec les organisations traditionnelles imbriquées de buffer de trame (obtenant un taux de réussite de page d'environ 70 %), et pour être représentatives des séquences trouvées dans des applications typiques de décodeurs TV. Le modèle d'unité centrale (CPU) génère un mélange de lectures et d'écritures de salve à un débit constant. C'est une approximation statistique car les unités centrales génèrent habituellement des séquences beaucoup plus aléatoires. Toutefois, ceci n'a pas un impact mesurable sur les demandes crête de bande passante dans le cas le plus défavorable, objet de cet exemple. L'accélérateur graphique 2D génère une demande relativement faible mais permanente de bande passante en émettant des lectures et des écritures de salve tout le long de la simulation. A noter que seule la portion de rafraîchissement d'écran de ce trafic a une demande temps réel critique. Aussi, le reste du trafic est généré pour maintenir élevée la demande globale et pour mesurer l'effet sur la possibilité par les autres initiateurs d'obtenir la bande passante qui leur est nécessaire. Un mélange typique constant de lectures et d'écritures de salves est également ajouté au modèle de contrôleur DMA, pour émuler la bande passante demandée par de nombreux périphériques et blocs d'E/S de bande passante relativement basse (mais de haute priorité) qui pourraient être actifs dans le modèle utilisateur. Individuellement, ces blocs représenteraient chacun moins de 5 % de la demande totale, mais ils sont combinés dans cet exemple pour présenter une demande du contrôleur DMA d'environ 3 %. Le modèle de décodeur Mpeg-2 génère un mélange de lectures et d'écritures de salves (alignées et non alignées) à des débits cohérents avec la compensation de mouvement dans le cas le plus défavorable. Bien que la taille d'un bloc puisse varier sensiblement, la taille de bloc pour les séquences d'accès mémoire dans cet exemple a été fixée à 17 (lignes) x 3 (mots), pour illustrer les possibilités de salve 2D améliorées de SBIII et fournir une séquence d'accès mémoire simplifiée mais représentative. Le modèle de contrôleur vidéo (VID) génère des lectures de salves en mémoire à des débits cohérents avec l'affichage de deux flux vidéo HD sur deux écrans plus une fenêtre graphique sur un des écrans haute définition. La taille de salve choisie est suffisante pour prendre en compte les buffers de ligne habituellement mis en &oelig;uvre dans ce type de conception. Le modèle unifié de sous-système mémoire DDR comprend des c&oelig;urs de propriété intellectuelle du marché pour le contrôleur de Dram, ainsi que les circuits DDR de Sonics pour générer des résultats précis au niveau du cycle pour toutes les transactions de mémoire externe. Paul Renden, Sonics Paul Renden est consultant en marketing technique pour Sonics. Auparavant, il a tenu plusieurs postes d'ingénieur système, d'ingénieur d'application et de responsable en marketing technique, notamment chez National Semiconductor où il était spécialisé dans les applications multimédias, particulièrement pour les décodeurs TV. I.- Accélération du traitement des pixels Les systèmes décodeurs de TV numérique avancés sont des appareils utilisant de façon intensive les graphiques et la vidéo. De ce fait, beaucoup d'opérations effectuées sur les données sont basées sur des pixels ou des primitives 2D (*) qui sont stockés dans de la mémoire Dram externe. Ces blocs représentent des entités comme des macros blocs ou des trames dans les opérations de décodage Mpeg, des fenêtres dans les opérations d'interface graphique ou un écran complet dans des opérations graphiques 2D et 3D. Le transfert de ces blocs 2D, réalisé comme une série de salves séquentielles, peut être inefficace selon la taille et la forme du bloc (le cas le plus défavorable étant un bloc très étroit et très haut) et la manière dont les adresses sont implantées dans le sous-système mémoire. Au sein du microréseau SBIII de Sonics, un mécanisme particulier de gestion des salves 2D est utilisé pour réduire le nombre de requêtes de trames, qui sont nécessaires pour satisfaire les demandes multimédias faisant un appel intensif à la mémoire. Ce mécanisme permet à un c&oelig;ur initiateur de coder une demande de transfert de bloc complet en une requête unique qui est envoyée dans un seul cycle de commande. (*) Blocs de pixels rectangulaires spécifiés par une largeur, la longueur de salve, une hauteur, la taille du bloc de salve et une « enjambée » (le décalage entre l'adresse de début de la première ligne du balayage et l'adresse de début de ligne du balayage suivant dans le buffer de trame). II.- La garantie de qualité de service (QoS) Dans les architectures mémoire unifiées traditionnelles, une topologie en « étoile » est habituellement utilisée, dans laquelle des initiateurs multiples (et leurs bus associés) convergent tous dans une file d'attente de requêtes unique au contrôleur mémoire (figure A). Bien que cette architecture puisse éventuellement fournir la qualité de service nécessaire à chaque initiateur, cette réussite a un prix : la nécessité de répartir sur la puce une quantité de buffers (pour chaque initiateur) et de la logique supplémentaire pour accepter une gamme étendue de demandes de qualité de service. Dans l'architecture proposée par Sonics, basée sur des interconnexions au standard OCP utilisées conjointement avec un planificateur de mémoire intelligent (figure B), plusieurs requêtes mémoire peuvent être traitées d'une manière entrelacée en fonction du nombre de tâches en cours d'exécution. L'adjonction d'un planificateur en tête du contrôleur mémoire réordonne les requêtes mémoire dans la file d'attente de requêtes du contrôleur mémoire, afin de garantir la qualité de service de chaque tâche et d'optimiser l'utilisation de la bande passante mémoire (en minimisant les pages manquées), tout en adaptant la longueur de salve de chaque transaction mémoire à la taille de bloc des circuits mémoire. Ainsi, pendant l'initialisation du système, le composant MemMax tient compte de la manière dont le contrôleur mémoire est configuré. A l'exécution, il sait quelles pages sont ouvertes, quelles rangées sont occupées et si la précédente transaction était une écriture ou une lecture. Il se sert ensuite de toutes ces informations pour trier et planifier les requêtes de tâche d'une manière satisfaisante pour les besoins de l'initiateur, afin de réduire la latence et d'utiliser le plus efficacement la bande passante mémoire disponible. Chaque requête de tâche choisie est ensuite envoyée au contrôleur mémoire pour exécution.

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