Couverture ElectroniqueS n°127

Pour la seconde année consécutive, le nombre de visiteurs à la Dac, qui se tenait du 7 au 11 juin à San Diego en Californie, est en augmentation : 11 000 contre 10 250 en 2003 et 9 500 en 2002. Ce bilan positif s'inscrit dans un marché de la CAO qui, sans être euphorique, affiche des perspectives en hausse pour cette année. Certes, avec 11 000 visiteurs annoncés officiellement par ses organisateurs, la Dac ne retrouve pas ses records d'affluence de 2000 et 2001, avec respectivement 16 000 et 14 500 visiteurs. Cependant, pour la seconde année consécutive, cette manifestation incontournable dans le monde de la CAO électronique reprend des couleurs. Il faut souligner qu'elle se déroulait cette année dans un contexte relativement favorable, puisque le marché est à nouveau en progression, d'environ 6 % pour le premier trimestre 2004, selon les chiffres de l'EDA Consortium. D'autre part, cette année les visiteurs asiatiques étaient à nouveau présents, la présence l'an passé du virus SRAS ayant freiné leurs ardeurs de visite. Côté exposants, 212 sociétés présentaient leurs activités, un chiffre identique à celui de l'année dernière (rappelons que le record du nombre d'exposants à la Dac se situe en 2000 avec 259 participants). En ce qui concerne les conférences, 163 papiers ont été sélectionnés sur les 785 soumissions (ce qui permet aux visiteurs de repartir avec 970 pages d'exposés à potasser !). Dans ce programme chargé, les principaux thèmes abordés ont été : la conception au niveau système, les problèmes de gestion d'alimentation d'un circuit au niveau conception, les nouvelles approches en synthèse logique, les problèmes liés à la conception nanométrique, la synthèse et la simulation des circuits mixtes numériques/analogiques. A noter que certains forums, conférences ou exposés ont été enregistrés et sont consultables sur le site www.dac.com La prochaine édition de la Dac se tiendra du 13 au 17 juin 2005 à Anaheim en Californie. Toujours au niveau standardisation, le consortium Spirit (Structure for packaging integrating and reusing IP) a profité du salon pour annoncer la validation de la première version 1.0 de ses spécifications. Largement voulu et soutenu par de grands utilisateurs (STMicroe-lectronics et Philips notamment), ce consortium a pour objectif d'écrire des spécifications pour l'encapsulation des blocs IP, afin de fournir une interface standard à tous les outils qui les manipulent dans le cadre de la conception de SoC. La publication officielle de cette première version devrait avoir lieu avant la fin de l'année. Outils de synthèse physique : l'innovation au rendez-vous Autre domaine très actif au sein de la Dac cette année : les outils de synthèse physique. Un des problèmes à résoudre est de pouvoir traiter de gros circuits en une seule fois, ce que les outils actuels ont du mal à réaliser. D'où l'obligation pour les développeurs de diviser leurs circuits en blocs d'un à deux millions de portes maximum. Sur le salon, Cadence annonçait ainsi son nouveau logiciel Global Physical Synthesis, fruit de l'intégration des technologies de la société Get2Chip rachetée il y a deux ans, capable de traiter de huit à dix millions de portes à plat avec des vitesses de 500 000 portes à l'heure (« Actualité » p. 22). De son côté, Synopsys n'était pas inactif et annonçait, au sein de la plate-forme Galaxy 2004, la nouvelle version de Physical Compiler, son outil de synthèse physique. Les gains en performances sont, selon la société, de 100 % en capacité de traitement. Résultat : 800 000 « instances » (une « instance » représente en moyenne quatre portes) peuvent être traitées en une nuit (soit en moyenne de six à huit heures). Mais ce sont les annonces ou préannonces des toutes nouvelles compagnies qui ont créé la sensation. Exemple, Silicon Design Systems, avec son outil de routage K-Route, estime réduire de manière drastique cette étape de synthèse physique, grâce à une analyse concomitante de diverses règles de violation sur chaque piste routée (Electronique n° 148, p. 16). Mais c'est du côté de la société Sierra, créée en janvier 2003, que l'annonce la plus spectaculaire a eu lieu. En effet, selon ses dirigeants, son logiciel Pinnacle serait capable de traiter 10 millions de portes à plat sur une station de travail 32 bits en une nuit. Reste à savoir si le marché sera réceptif à ces nouvelles capacités de traitement. Une chose est certaine, les investisseurs croient au développement de la société puisque Sierra, forte déjà de 22 personnes, a levé 5 M$ récemment. Parmi les nombreux autres sujets débattus à la Dac, la gestion des problèmes d'alimentation pendant la conception (le power design) est l'un des plus sensibles. En effet, dans les conceptions nanométriques, les fuites de courant au niveau transistor (transistor leakage power) sont susceptibles d'atteindre des niveaux très élevés et peuvent représenter jusqu'à 50 % de la puissance globale dissipée d'un circuit. De plus, sur ces circuits, l'autre difficulté est de bien distribuer les alimentations sur l'ensemble du circuit et d'être certain que chaque élément dispose de la bonne puissance (trop ou pas assez amène des erreurs logiques). Sur le salon, Magma faisait la démonstration de son nouveau logiciel Blast Power Fusion qui réalise une analyse de la consommation à chaque étape du flot. Pour sa part, Sequence, dévoilait la nouvelle version de son outil Cool Time, capable d'analyser en dynamique les problèmes de chutes de tension (IR drop) sur un circuit (Electronique n° 144, p. 64). Parallèlement, son outil Physical Studio s'attaque aux problèmes de fuites de courant sur un circuit. De plus, grâce à un partenariat avec la société Golden Gate, Sequence annonçait aussi la prochaine disponibilité d'un routeur de grille d'alimentation, une brique d'un flot de conception encore mal explorée. C'est aussi sur ce secteur sensible que la start-up Apache propose son savoir-faire. Fondée en 2001, composée de 32 personnes, Apache propose avec son logiciel SkyHawk un outil de prototypage de la grille d'alimentation d'un circuit. Il permet aux concepteurs de concevoir et d'explorer sous les contraintes du circuit (bascules logiques simultanées, analyse des ressources…) plusieurs grilles possibles, très en amont dans le flot, et de les simuler afin de choisir le meilleur compromis. Enfin, la vérification, même si cette année il n'y avait pas d'annonce majeure, reste un sujet critique pour les développeurs. La nouvelle TransEda, issue du rachat de l'anglais TransEda par le français TNI Valiosys, présentait notamment VN-Spec, un outil unique dont l'objectif est de vérifier une conception, des phases de spécification jusqu'à l'implémentation, en utilisant divers moteurs de preuve formelle, assurant ainsi la traçabilité des exigences. Quant au français Eve, il montrait en avant-première sa nouvelle plate-forme d'émulation/simulation Zebu XL, utilisant en configuration maximale jusqu'à 64 FPGA Xilinx V2-8000. Les acquisitions annoncées à la Dac Rachat de 0-In Design par Mentor Graphics Cette année, c'était au tour de Mentor de faire son marché, dans le vivier de la douzaine de jeunes pousses qui se sont lancées sur le marché des outils de vérification à base de preuve formelle, en rachetant 0-In Design. Spécialisée dans les outils de vérification à base d'assertions, O-In Design a été créée en 1996. Le montant de l'opération n'a pas été divulgué. Les outils Archer-CDV (vérification par couverture de fautes) et Archer-SF (analyse formelle statique à base d'assertions) devraient être intégrés dans la plate-forme de vérification de Mentor. MatrixOne repris par Synchronicity Synchronicity propose des outils de gestion de projets à base de blocs IP, notamment dans le cadre de développement de SoC. En rachetant MatrixOne, fournisseur de solutions de gestion de produits et de services dans la durée (PLM, Product life management), la société élargit son champ d'activité sur ce secteur en pleine progression. Xilinx acquiert Hier Design En rachetant la société Hier Design, fondée en 2001, Xilinx se dote d'un outil de prototypage virtuel de FPGA complexe avec, notamment, un logiciel de placement hiérarchique de blocs (un « floorplanner »), ainsi qu'un analyseur statique de délai introduit récemment. A noter que Xilinx était déjà présent dans le capital de la société, au même titre que Cadence.

Une affluence à nouveau en légère progression

Couverture ElectroniqueS n°127

IBM grave les premières puces en 2 nm en abandonnant les FinFET

Zeta, le protocole LPWAN made in China, arrive en Europe

Harting invente le connecteur électronique sur mesure

Une affluence à nouveau en légère progression

Dans la même rubrique

Couverture ElectroniqueS n°127

IBM grave les premières puces en 2 nm en abandonnant les FinFET

Zeta, le protocole LPWAN made in China, arrive en Europe

Harting invente le connecteur électronique sur mesure