Couverture ElectroniqueS n°127

La technologie TotalRecall de Synplicity facilite l'analyse des bogues non déterministes d'une conception d'Asic synthétisée sur un FPGA, en capturant les états de la logique sur plusieurs cycles et en générant automatiquement un testbench pour l'analyse des causes du bogue sur un simulateur RTL. La vérification et le débogage des conceptions d'Asic, on le sait, sont des tâches dont la difficulté va croissant au fur et à mesure de l'augmentation de la complexité des circuits. Au point qu'il devient illusoire d'être certain d'avoir découvert tous les bogues possibles d'une conception, les plus difficiles à détecter étant les bogues aléatoires dépendant de conditions initiales particulières ou de combinaisons rares des entrées du circuit.Parmi les nombreuses techniques utilisées pour minimiser ces risques, le prototypage d'un Asic ou d'un SoC sur un FPGA est une approche qui se généralise. Car elle a le double avantage d'être abordable en termes de coût d'acquisition et de pouvoir vérifier une conception à des vitesses très élevées (donc de détecter un bogue très rapidement), dans un rapport de 1 à 10 000 en regard d'une pure simulation RTL. Mais le revers de la médaille est que la visibilité des signaux internes au FPGA est modeste, empêchant souvent de comprendre les interactions complexes matérielles/logicielles à l'origine du bogue détecté.C'est en partie pour lever cet obstacle que Synplicity propose une technologie innovante, baptisée TotalRecall. Dans son principe, celle-ci est simple à comprendre : il s'agit de dupliquer au sein du FPGA de la plate-forme de prototypage tout ou partie de la logique de l'Asic ou du SoC déjà synthétisé dans le même FPGA. Dans cette approche, on stocke en permanence dans une mémoire tampon les stimuli appliqués à l'entrée de la conception (figure). Et lorsqu'un bogue apparaît (réponse incorrecte en sortie), l'enregistrement des stimuli est stoppé et l'ensemble des états de la logique dupliquée, au niveau portes, est alors extrait du FPGA via un port Jtag puis envoyé sur un simulateur RTL classique. Cette étape peut être vue comme une « synthèse à l'envers », puisque l'état de la logique au niveau portes est transformé en une représentation RTL strictement équivalente.Parallèlement, les stimuli stockés dans la mémoire tampon servent à générer automatiquement un testbench pour le simulateur. Ainsi, dès qu'un bogue est repéré, l'ingénieur de vérification peut analyser sur un certain nombre de cycles (dont le nombre dépend uniquement de la taille de la mémoire tampon) les événements qui ont précédé l'arrivée du bogue. Avec l'avantage d'avoir une visibilité totale sur les signaux internes de la logique dupliquée, y compris les états des mémoires. Ce que ne peuvent prétendre d'autres technologies d'analyse des signaux internes d'un FPGA, comme celles qui consistent à embarquer un analyseur logique au sein d'une conception synthétisée dans le FPGA. Une des forces de la technologie TotalRecall est donc de permettre le test des corrections d'un bogue dans un environnement classique de simulation, en utilisant exactement les mêmes valeurs de signaux observées lors de l'arrivée du bogue.Une synthèse des assertionsLa technologie proposée par Synplicity offre aussi la possibilité de synthétiser des assertions au sein de la logique de l'Asic dupliquée dans le FPGA, notamment pour créer des systèmes de déclenchement sur conditions (des triggers). Ce qui permet de conduire la vérification à base d'assertions à la vitesse de fonctionnement du FPGA. Pour l'instant, TotalRecall supporte les assertions de la bibliothèque OVL (Open verification library) et Synplicity travaille à un compilateur pour les assertions écrites en PSL.Avec cette méthode, pour laquelle plusieurs brevets ont été déposés, Synplicity propose l'accès à l'ensemble des signaux internes d'un design, comme avec un émulateur classique, mais pour un coût bien inférieur et surtout en bénéficiant d'une vitesse d'exécution des tests de 10 à 100 fois supérieure. Ce qui, si la technologie se diffuse, devrait encore accélérer la croissance du marché des systèmes de prototypage d'Asic sur des plates-formes à base de FPGA, déjà largement plus dynamique que celui des émulateurs dont le prix prohibitif les empêche de se déployer sur une grande échelle.Pour le moment, Synplicity n'a pas encore intégré TotalRecall au sein d'un des produits de sa gamme. Néanmoins, la société travaille à la réalisation d'un flot complet, intégrant son outil Certify qui assure la synthèse et le partitionnement des netlists d'Asic sur un FPGA. D'autre part, la société &oelig;uvre au déploiement de TotalRecall auprès des fournisseurs de plates-formes de prototypage d'Asic sur FPGA qui font partie de son programme PIP (Partners in prototyping), dont font partie les sociétés Altera, AMO, Arm, Dini Group, EVE, Flexody, Gidel, Hardi Electronics, Nallatech, ProDesign et SK-Electronics.

Vers une visibilité totale des signaux dans le prototypage d’Asic sur FPGA

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